可重配置采样率的数据采集系统设计

发布日期：2017-04-21 14:10　　　浏览次数：次

０　引言

近几年来，数据采集的研究工作主要集中在：基于ＤＳＰ，ＦＰＧＡ等技术的多通道大数据量的并行数据采集［１－２］，采样过程中的采样误差及信号完整性分析［３］，基于数据频带的滤波处理等等，为探测系统提供了丰富的解决方案。与此同时，石油探测等工业［４］系统针对多变的探测环境，对系统的高速高精度［５］、实时可重配置［６－７］等特性提出了新的具体的需求。

本文采用ＦＰＧＡ控制ＡＤ多通道并行采集芯片进行大量数据的采集和处理，深入研究了不同模式下的ＡＤ工作时序，设计了可重配置模式、采样频率等的数据采集模块，为可重配置系统的研究提供了参考价值。

１　基于ＦＰＧＡ控制的ＡＤ数据采集模块

综合考虑石油探测系统对温度环境等的综合要求，设计方案选择Ａ３Ｐ１０００作为ＦＰＧＡ功能芯片，ＡＤＳ１２７８作为ＡＤ芯片。

Ａ３Ｐ１０００具有ＰＬＬ和时钟调节电路，可方便地对输入频率范围在１．５～３５０ＭＨｚ之间的时钟进行控制；拥有３２个ＳＲＡＭ模块，每个ＳＲＡＭ大小为４　６０８位，可配置为不同的位数和页数，适合存储多通道高精度数据。ＡＤＳ１２７８可并行采集８通道数据；分辨率达到２４位；采样频率范围宽，满足一般工业探测系统的频率要求。

设计系统架构如图１所示。由ＤＳＰ和上位机系统进行交互［８］，获得采集频率、采样点数等一套采集协议命令字。发送成功后，ＦＰＧＡ根据命令字对ＡＤ工作参数、存储逻辑进行实时配置，进而获得符合要求的数据结果。

２　ＡＤ接口协议控制

ＡＤＳ１２７８执行两种数据输出格式和两种串行接口协议。数据输出格式包括：时分复用格式和分立格式。配合ＦＰＧＡ并行处理的特点，选择分立格式：数据由八个通道ＤＯＵＴ１～ＤＯＵＴ８分别输出。

接口协议包括：ＳＰＩ串行接口和ＦＳＹＮＣ串行接口。这两种接口协议在应用过程中对时序有不同的要求，可以根据具体采集目标进行选择。
２．１　ＳＰＩ协议
SＰＩ是一种只读接口协议，用ＤＲＤＹ信号有效表示数据转换完毕，等待读取。ＦＰＧＡ中的ＡＤ控制模块控制串行时钟信号ＳＣＬＫ，自ＭＳＢ到ＬＳＢ逐个移出数据，并调用串行转并行的移位寄存器存储数据，转换完成后将数据交给顶层控制模块。

数据的稳定高速采集建立在可靠的时序设计上。ＳＰＩ模式设计关键点在于ＤＲＤＹ信号、ＳＣＬＫ信号、移位时钟信号的配合。在如图３所示的仿真图中，调用ＷＴ１变量识别ＤＲＤＹ信号后第一个ＣＬＫ信号下降沿；ＷＴ１延迟１个ＣＬＫ信号产生ＳＥ，使能ＳＣＬＫ信号；再延迟一个ＣＬＫ信号产生ＷＴ２，使能移位时钟信号。最终实现下降沿采集数据，上升沿存储数据的逻辑，严格避免竞争冒险现象。

在仿真激励文件中按照ＡＤ芯片时序规则给出控制信号和一串随机输入数列。可以看到在约２４个ＳＣＬＫ之后，ｏＲｅａｄｙ信号有效，通知外部接口数据采集完成，并给出稳定的数据信号ｏＤａｔａ＿Ｃｈ１。实验中系统可实时响应外部电压信号，给出正确结果。
２．２　ＦＳＹＮＣ协议

ＳＰＩ模式最大的优点在于ＳＣＬＫ时钟可由用户灵活控制，不要求连续运行，为接口开发提供了便捷。但该模式限制了ＡＤＳ１２７８只能采用高精度模式，采样频率最高只有２７ＭＨｚ，不能满足石油系统３２ＭＨｚ的采样频率要求。因而对于更高速的采样频率，采用ＦＳＹＮＣ接口协议。

ＦＳＹＮＣ是一种“从结构”的接口协议。数据的驱动由ＦＰＧＡ提供的ＦＳＹＮＣ信号完成。与ＳＰＩ协议不同的是，该协议要求驱动信号ＦＳＹＮＣ和串行时钟信号ＳＣＫＬ必须连续以保证ＡＤ芯片的正常运行。

协议的时序限制中要求：从ＦＳＹＮＣ信号上升沿到采集有效数据，至少需给出３１ｎｓ的等待时间。若系统最高工作频率ＣＬＫ为３２ＭＨｚ，对应一个时钟周期为３１．２５ｎｓ。即等待１个ＣＬＫ可以满足要求。为了减少多余控制变量，设计ＳＣＬＫ工作频率为ＣＬＫ的１／２。在此基础上，由ＣＬＫ驱动状态机转换；由ＳＣＬＫ下降沿驱动ＦＳＹＮＣ信号拉低；驱动采集计数器计数；由ＳＣＬＫ上升沿驱动数据存储，完成一个完整的采集和存储周期。

在仿真激励文件中，ＦＳＹＮＣ信号触发给出一串随即数列。可以看到：数据转换在一个ＣＬＫ周期后启动，ＳＣＬＫ上升沿触发Ｄａｔａ＿Ｃｈ１移位存储，最终将信号放在并行输出信号线上，并给出ｏＲｅａｄｙ信号。相比ＳＰＩ接口，时序限制较多，但设计减少了多余的控制变量，可稳定、正确地采集数据。
３　可重配置采样频率

在实际工业应用系统中，经常需要在连续运行的系统中实时配置采样频率，获得合适频率范围的数据结果。在每一个采样周期内重新配置ＡＤ工作频率需要额外的同步时间；而按照最高采样率采样再舍去不需要的数据点则损失了ＡＤ性能。需要针对不同的实际系统灵活选择。
３．１　配置ＡＤ工作频率

在不同的工作频率下ＡＤ性能的差别主要决定于当前的工作模式，即高速模式或高精度模式，优缺点如表１所示。

两种采集模式的临界频率为：高精度模式最高采样频率／高速单周期所需时钟个数×高精度单周期所需时钟个数，为１３．５Ｍ，换算可得采样周期１９μｓ。为了在每一种采样率下都尽可能发挥最高的系统性能，低于１９μｓ采样周期的采集工作在高速模式下进行，否则使用高精度模式。系统在识别采样频率命令字后对两种工作模式进行切换。

基于此设计思路，对ＡＤ工作时钟进行配置。根据ＦＰＧＡ选型Ａ３Ｐ１０００中的资源限制，不可能简单调用ＰＬＬ模块生成所有的时钟频率，需要独立模块生成。为了确保ＣＬＫ和ＳＣＬＫ的相位一致性，设计中需要用ＰＬＬ产生一对２∶１的相位“对齐”的基准时钟，同时分别为ＡＤ＿ＣＬＫ和ＡＤ＿ＳＣＬＫ分频。ＡＤ控制模块及其分频模块如图４所示。

程序分为以下几个步骤：

１）控制时钟比。高速模式中控制ＡＤ单个采样周期中工作时钟个数为２５６，而在高精度模式中控制ＡＤ单个采样周期中工作时钟个数为５１２。

２）生成分频系数。在ＦＰＧＡ设计中，一般尽可能避免除法运算，这里直接使用ｃａｓｅ语句。在进入分频模块后，对选择高速模式的分频系数左移一位，对高精度模式的分频系数不操作。

３）控制相位一致。对奇数倍分频生成时钟时，需要同时对时钟的上升沿、下降沿分别计数并进行相应的处理。那么，就存在同时生成的ＣＬＫ和ＳＣＬＫ时钟相位差问题，程序设计中通过开关变量对相位进行了控制。

４）奇偶不同的分频倍数生成时钟后统一放在输出信号线上输出。

实际系统可接收预定关键字控制，稳定运行获得采集结果。这种实时配置牺牲了一些逻辑单元资源，最大可能地提高了系统性能。

３．２　基于分频倍数的再采样

在连续运行的系统中，更新ＡＤ芯片的工作频率需要重新进行同步，同步时间为１２８个数据点周期，在较低速的采样频率下可能为采集周期增加了较可观的准备时长；另一种情况下，外部噪声已经淹没了高精度模式所能带来的有效位数提高。那么，上述设计不为可取。

因此提出另一种方案。控制系统按照基准采样率恒定工作。对于采样周期为基准周期Ｎ倍的命令字需求，则ＡＤ每采集Ｎ个数据再进行存储。实质上起到了再采样的作用。从理论上分析，除了ＡＤ工作模式所带来的硬件性能差异，不会对波形造成任何影响。这种方案略微牺牲了系统的性能，但大大简化了逻辑处理并减少了部分关键信号的扇出系数，并省去了更改ＡＤ工作频率时的同步时间。
４　实验结果以及系统性能分析

下面通过实际测试评估ＡＤ工作的性能：将八路模拟电压输入信号端直接短接至ＡＤ参考电压ＶＣＯＭ，采集６００组数据后由ＤＳＰ读出交给上位机。最后，由Ｍａｔｌａｂ软件统计数据的相关参数。针对每种采样频率，每种模式分别做１０次采集实验。采样频率命令字的发送包括以下３种情况：稳定连续采集，重配置后首周期发送，重上电后首周期发送。对１０次采集下的８通道数据取平均值进行分析，具有代表性。

芯片在典型噪声、最大噪声和不同采样周期下实际采样结果有效位数值如表２所示。由于整个系统处于实验室测试环境中，环境噪声超过ＡＤ芯片本身的噪声，整体精度有所降低，属正常情况。

系统能够在连续运行过程中，实时接收采样频率控制命令字，扩大了可以采集的频率范围，便于后期的数据分析。实验给出了两种方案的有效位数。可以明显地观察到：在高精度模式下，系统的性能得到了１位左右的有效位数提升。通过示波器对采样时间的观察可以看到，在高速模式下采样周期更短。两种需求侧重不同的方案为工业测试提供了更多的选择。